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争夺下一代2.5D / 3D封装

几家公司互相竞相开发基于各种下一代互连技术的新型2.5D和3D封装。
英特尔,台积电和其他公司正在基于一种新兴的互连方案(称为铜-铜混合键合)探索或开发未来的封装。这项技术提供了一种在芯片级使用铜线连接来堆叠高级管芯的方法,从而实现了新型3D-IC,小芯片和存储立方体。仍在研发中,铜混合键合和竞争方案前景广阔,但它们也带来一些技术和成本挑战。
许多公司和研究组织正在为此进行工作,这是有充分理由的。在某些情况下,传统的片上系统(SoC)设计在高级节点上变得过于笨拙和昂贵。因此,业界正争先恐后地使用多种不同的方法来开发新的设备替代品。
同时,今天,业界正在使用现有的互连方案开发或交付2.5D / 3D和其他高级封装。互连用于将裸片连接到另一个裸片或连接到单独的中介层(如2.5D所示)。在许多这样的封装中,管芯使用称为铜微凸块和支柱的互连技术进行堆叠和连接。凸块和支柱可在不同设备之间提供小型,快速的电气连接。
最先进的微型凸块和支柱是间距为40μm的微小结构。间距是指给定的空间。40μm的间距包括25μm的铜柱,间距为15μm。展望未来,该行业可以将凸点间距缩小到20μm左右。然后,该行业需要一个超越障碍的新型互连解决方案。
桌上有几个选项,但是铜-铜混合键合是当前的首选。使用铜-铜扩散键合技术直接堆叠和连接管芯的想法消除了对凸块和柱子的需要。
TechSearch International总裁Jan Vardaman表示:“许多组织和公司正计划采用直接键合互连或混合键合,以达到20μm至10μm及以下的间距。” “当我们达到10μm及以下的间距时,可能有必要。”
铜杂化结合并不是新事物。多年来,该技术已用于高级CMOS图像传感器。但是,将技术迁移到高级芯片堆叠中(例如存储器中的存储器和逻辑上的存储器)是具有挑战性的,并且涉及复杂的晶圆厂级工艺。尽管首批产品可能会在2021年或更早时出现,但该技术的时机仍然是一个移动的目标。
尽管如此,舞台上还是有一些发展。其中:
  • Imec,Intel,Letti,Samsung,TSMC和其他公司正在为未来的高级封装开发铜混合键合。
  • Xperi已开发出其混合键合技术的新版本。该公司正在将该技术许可给他人。
  • 在研发方面,该行业正在研究混合粘合,以实现新的3D DRAM类型,即3DS(三芯片堆叠)DRAM。一些正在开发新的高带宽内存(HBM)多维数据集。
同样在研发中,许多公司正在研究新的2.5D,3D-IC和小芯片设计,这些设计将存储器堆叠在逻辑上或将逻辑堆叠在逻辑上。

图1:具有混合键合的3D集成来源:Xperi
互连挑战
当今的芯片被封装在众多的IC封装类型中。细分封装市场的一种方法是通过互连类型,包括引线键合,倒装芯片,晶圆级封装(WLP)和硅通孔(TSV)。这些本身不是封装类型,但它们指定芯片之间如何相互连接或连接到板上。
根据TechSearch的数据,当今约有75%至80%的封装是基于引线键合的。焊线机使用细线将一个芯片缝接到另一个芯片或基板上。引线键合用于许多封装类型。
对于许多芯片,wirebond不能提供足够的I / O。为了增加I / O,业界使用了不同的互连技术,例如倒装芯片,WLP和TSV。
ASE的工程副总裁Calvin Cheung说:“所有这些技术对于不同的应用都有其独特的优势。” “如果您查看路线图,可以将其分为倒装芯片,扇出和密度和封装尺寸为2.5D。密度是指I / O的数量。现在,2.5D可以处理最多的I / O。2.5D可以处理超过数十万个I / O和电源接地。对于扇出,它是中等大小的密度和包装尺寸。然后,对于BGA,您正在谈论的是数百到一千个I / O。”
在倒装芯片中,在芯片的顶部形成了一大堆较大的焊料凸块或微小的铜凸块和支柱。将器件翻转并安装在单独的芯片或板上。凸块落在铜焊盘上,形成电连接。通常,使用称为晶圆键合机的系统将两个结构键合。较不积极的间距使用倒装芯片键合机。
扇出被归类为WLP,其中管芯在晶片上封装。同时,在2.5D中,管芯堆叠或并排放置在插入有TSV 的插入器顶部。中介层充当芯片和电路板之间的桥梁。
诸如2.5D和扇出之类的高级包装已经存在多年了。但是它主要用于高端应用程序。对于许多产品来说太贵了。
但是,展望未来,高级封装有望成为开发新的系统级芯片设计的更可行选择。在每个新节点上,缩放芯片以封装更多晶体管的传统方法变得越来越困难和昂贵。因此,尽管缩放仍然是新设计的一种选择,但业界正在寻找替代方案。
获得扩展优势的另一种方法是将多个复杂的芯片放入高级封装中,这也称为异构集成。在异构集成的一个示例中,芯片制造商可以将FPGA和HBM 集成在2.5D封装中。HBM面向高端系统,将DRAM管芯彼此堆叠,并将它们与TSV连接,从而实现更多I / O和带宽。例如,三星的HBM2技术由八个8Gbit DRAM芯片组成,它们使用5,000个TSV堆叠和连接。
在HBM中,每个DRAM裸片的两侧都有微凸点,从而可以连接到另一个裸片。EV Group业务发展总监Thomas Uhrmann表示:“我们正在讨论的是通过50μm厚的DRAM管芯形成5μm的TSV,以及直径为55μm的25μm的微型凸块。”
回到2.5D示例,然后使用间距为55μm的微型铜微凸块将HBM和FPGA堆叠,连接并结合到中介层。
键合过程不是使用倒装芯片键合机完成的。对于更细的间距要求,工业上通常使用热压粘合(TCB)。TCB键合机拿起一个管芯并将凸块与另一个管芯的凸块对齐。它利用力和热将凸块结合在一起。
“ TCB通过焊接过程中的力而不是回流焊接来定义细间距互连的形成。互连间距越小,对键合期间的平坦度和变形的要求就越高。” Uhrmann说。
尽管如此,当今的2.5D和3D技术仍存在一些令人困扰的问题。成本是一个问题。另外,TCB是一个缓慢的过程,吞吐量低。
“许多客户都在通过堆叠芯片进入第三维市场。每次堆叠芯片时,它们都有成千上万的凸起或柱子。当它们不断堆积时,它们必须将这些东西彼此粘合。所有的隆起或支柱都必须处于相同的高度。否则,颠簸不会建立联系。然后,您基本上可能会失去整个包,” Cyber​​Optics总裁兼首席执行官Subodh Kulkarni说道。
展望未来,领先的芯片客户正在迁移至10nm / 7nm甚至更高的下一个节点。这对该程序包有几个含义。“您需要更多的I / O。您可以将更多功能块集成到模具中。因此,您需要更多的I / O来路由功能。” ASE的Cheung说。
为了在同一区域内放置更多I / O,您需要将凸点间距缩小到今天的40µm规格以上。这需要较小的颠簸和支柱。利用当今的技术,业界看到一条将凸点间距缩小到20μm左右的途径。但是,这仍然是一个移动的目标。
今天,市场上有一些例子。例如,英特尔最近推出了一个新的3D CPU平台,代号为“ Lakefield”。该平台将一个10纳米处理器内核和四个英特尔22纳米处理器内核组合在一起。据网站WikiChip称,称为Foveros的3D技术使用现有的微型凸点,其间距为36μm。
随着时间的流逝,许多人将停留在当前的颠簸间距上。有些人会将他们推向极限。但是,除了某一点之外,颠簸和支柱还存在一些挑战。
在铜柱工艺流程中,定义了柱的尺寸。然后,在衬底上,在表面上沉积种子层。将抗蚀剂施加在表面上,然后构图。在限定的区域内镀铜层,然后焊锡盖。
在20μm的间距下,该过程变得困难。20μm的间距涉及11至12μm的柱尺寸,间距为8至9μm。那时,支柱的纵横比变得难以管理和控制。
“从光刻技术的角度来看,最小微凸点间距可以低于20μm。最小微凸点CD由光刻胶的化学性质,微凸点高度和成像镜头的数值孔径确定。微凸点的CD挑战来自其他工艺步骤,例如湿法蚀刻过程中铜籽晶层的底切,” Veeco光刻市场营销高级总监Shankar Muthukrishnan说道。
什么是混合键合?
尽管如此,该行业仍需要一种新的互连解决方案,其间距约为20μm。领先的竞争者是铜铜粘合。这个想法是使用细间距铜线连接而不是微凸块和支柱直接堆叠和连接设备。
这里有几种方法,例如铜铜热压键合和铜铜杂化键合。
Kulicke&Soffa和UCLA最近展示了一种铜-铜TCB技术,可实现间距小于等于10μm的细间距铜互连。研究人员还开发了一种原位处理,可减少铜的氧化。
在铜TCB中,其想法是在两个晶片的表面上形成铜柱。然后使用TCB粘合焊盘。仍在研发中的铜TCB面临一些可靠性和成本挑战。
同时,铜-铜混合键合的势头最大。借助这项技术,英特尔,台积电和其他公司正在探索或设计新型的细间距2.5D和3D-IC。台积电最近提供了有关其下一代3D技术的更多细节,该技术称为3D异构集成的集成芯片系统(SoIC)。SoIC仍在研发中,将使用精细的凸点间距与铜混合键合。
台积电和其他公司正在开发自己的混合键合技术。一家公司Xperi,开发自己的技术并将其许可给其他公司。
在混合键合中,您使用晶圆键合机使用不同的材料将两个结构键合在一起。一些正在使用标准材料,而另一些正在探索更多奇特的类型,例如纳米膏和纳米颗粒。
英特尔封装研究总监兼研究员Johanna Swan说:“混合键合是为了在两个芯片之间实现良好的导电性,并且有很多方法可以考虑。” “我们根据我们认为最适合我们产品的材料,正在寻找各种各样的材料。”
混合键合不同于称为“直接键合”的技术,该技术用于当今的CMOS图像传感器,MEMS和RF开关。
在直接键合中,晶圆在fab中进行处理。介电材料暴露在晶片的一侧。以相同的方式处理另一个晶片。然后,使用晶片键合机对两个晶片进行介电键合工艺。
在混合键合中,该过程有些相似。不同之处在于,这两种晶片是在室温下使用两种技术(电介质对电介质和金属对金属的键合)结合在一起的。在这种情况下,金属包括铜-铜键。
混合键合可用于将两个晶圆键合在一起(晶圆间键合),将芯片粘合到晶圆上(芯片间键合)。
混合键合过程是在Fab而不是OSAT的前端制造流程中进行的。Xperi的一部分Invensas总裁Craig Mitchell说:“我们正在忙于前端流程。” “我们必须为应用程序优化参数,但我们正在使用现有设备。”
Xperi将其混合绑定过程称为直接绑定互连(DBI)。DBI遵循晶圆厂中传统的铜镶嵌工艺流程。
在晶圆厂中处理完晶片后,金属焊盘就会在表面上凹陷。使用化学机械抛光(CMP)将表面平坦化。然后,晶片经历等离子体活化步骤。
分离的晶片经历类似的过程。晶片使用两步工艺键合。这是介电对介电键,然后是金属对金属连接。
混合绑定工作。多年来,业界一直在使用该技术来制造高级CMOS图像传感器。为此,一个晶片是逻辑,而另一个晶片是像素阵列。将两个晶片结合在一起。
多年前,索尼授权Xperi的混合键合技术用于开发图像传感器。索尼的图像传感器用在当今的智能手机中,由6μm的间距互连组成。
Xperi产品营销高级总监Abul Nuruzzaman说:“我们还证明了1.6μm。” “业界一直在谈论1μm的间距。”
总而言之,混合绑定可实现每平方毫米250,000至1百万个互连。相比之下,间距为40μm的微型凸块可实现每平方毫米600-625个互连。
现在,业界正在研究用于高级存储器和逻辑管芯堆叠的混合键合。目标是开发更高级的2.5D / 3D产品。
这就是该行业面临的几个挑战,这就是为什么它仍处于研发阶段的原因。KLA营销高级总监Stephen Hiebert表示:“要实现良好的铜铜键,需要在CMP铜步骤之后对形貌进行精确控制。” “如果过度抛光,铜焊盘的凹槽会变得太大,并且存在焊盘在混合键合期间无法接合的风险。如果抛光不足,残留的铜会造成短路。”
同时,Xperi开发了其混合键合技术的新版本。该版本适用于节距为40μm至1.6μm的管芯到晶片堆叠。
为此,混合键合过程流程相同,但步骤更多。晶片处理后,将芯片切成小块,激活,然后将其粘合在晶片上。Invensas的Mitchell说:“我们认为这是2.5D和3D集成向前发展的关键解决方案。” 对于许多2.5D和3D应用程序,您将采购不同尺寸的管芯。它们可能来自不同的晶圆,甚至来自不同的晶圆厂。拥有一种技术,可以使您将已知良好的单个芯片与另一个已知良好的芯片绑定在一起,这对于将来的电子产品来说是一项重要的功能。”
最初,Xperi的新混合键合技术针对的是新型3D存储器,它将在未来两到三年内交付。例如,业界正在开发3DS DRAM。然后,对于HBM,可以使用细间距铜线连接将16个DRAM裸片直接直接连接。每一层之间仍然需要TSV。
另一个应用程序涉及2.5D,3D-IC和小芯片,您可以在芯片级堆叠逻辑上的存储器或逻辑上的存储器。“我们看到的是采用2.5D和真正的3D-IC小芯片概念的地方,允许在这些小芯片之间进行一整套更高密度的互连。米歇尔说:“您已经达到了几乎像芯片一样的互连,但是您可以在芯片之间使用它。”
还有其他优点。“随着芯片变大,从芯片一端行进的距离会变得很长。但是,如果您具有三维互连,则可以达到微米级。”他说。“这对于功耗,延迟,性能和热量非常重要。如果您不必在大面积上驱动信号,则可以使用较少的电流。这样产生的热量更少。”
Xperi和其他公司的新混合键合技术并不简单,并且提出了一些重大挑战。TechSearch的Vardaman说:“随着人们对这类产品的了解,您将需要一种前端思维。” “环境必须超级干净。表面上不能有任何颗粒。否则,您就没有债券。有很多问题要处理。”
这些不是唯一的挑战。“更具挑战性的是多层或芯片堆叠,因为键合期间的顺序不均匀会影响下一层键合。因此,公差和均匀性要求越来越高。更为重要的是,芯片堆叠的价值正在迅速增加,这意味着成品率的成本正在增加。” EV Group的Uhrmann说。
其他人也同意。KLA的Hiebert说:“对于以异质集成方式组合的多个设备,一个坏芯片会导致整个封装失效。” “对于混合键合,我们看到必须克服几个过程控制挑战,以推动该技术被采用到新的逻辑和存储器应用中。空隙严重地限制了混合键合中的成品率,因此在线检测缺陷的关键是必须进行空隙检测。对于小于10µm的节距,检测100nm至200nm范围内的颗粒变得至关重要。”
有些问题不是很明显。Brewer Science高级包装业务部门执行总监Kim Arnold表示:“高级2.5D和3D封装需要临时的绑定/分离过程,但这实际上取决于最终目标是什么。“某些工艺的挑战在于它们利用翻转工艺,这需要两个载体。这意味着“载体2”必须承受“载体1”的剥离方法。”
结论
显然,混合键很复杂。但是行业希望使它起作用。随着芯片缩放速度变慢并变得过于昂贵,业界需要一些新的不同方法。
否则,如果不逐渐停止,集成电路产业本身可能会放缓。它可能已经在那里。

(责任编辑:ioter)

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